随着集成电路技术发展到10纳米技术节点以下，硅集成电路技术在速度、功耗、集成度、可靠性等方面受到一系列基本物理问题和工艺技术的限制，电子集成电路的发展面临巨大挑战。近年来，光电器件与成熟的硅制造技术相结合的硅基光电集成技术和硅基光互连技术得到了广泛的研究。近年来，硅基的光波导、光开关、调制器和探测器等基本光学元件已经发展的比较成熟。由于硅是间接带隙半导体材料，其发光效率很低；相比之下，直接带隙的III-V族半导体材料载流子迁移率高，发光效率高，已经在光电器件中占主导地位。因此，将这两种材料结合起来，实现硅基III-V族半导体混合发光的研究是可行的，而且是十分必要的。

在硅上直接外延生长III-V族半导体材料是实现硅基光电集成和片上光互连的有效解决方案，其与CMOS工艺兼容，可扩展性高，且成本低。但是，由于III-V族材料和Si之间存在比较大的晶格失配和热失配，导致外延生长时III-V族材料内部会产生大量的缺陷。此外，当极性III-V族材料外延生长在非极性Si上时，会导致反相域边界（APB）的出现，从而降低器件的性能。为了解决上述问题，在硅衬底和III-V族材料之间引入缓冲层是比较常见的方法，尽管对于缓冲层的设计和外延方法多种多样，但是缓冲层依旧存在着缺陷过多和厚度过厚的缺点，这使得激光器发出的光并不能高效的耦合进入硅波导层。近几年，随着高深宽比限制（ART）技术和v形硅沟槽技术的发展，可以在硅衬底上获得了高结晶质量的III-V族材料，而且不需要很厚的缓冲层。APB可以被v形沟槽的Si{111}面抑制，穿透位错可以被SiO2侧壁阻断。然而，由于III-V族材料（例如InP，GaAs）在红外波段的折射率小于Si的折射率，III-V族材料产生的光子容易泄漏到硅衬底中，从而导致III-V族区域内不存在光学模式。所报道的用于降低光泄漏损耗的方法一般是将III-V族纳米线下方的Si掏空，或者将III-V纳米线完全从Si衬底上脱离。

中国科学院半导体材料重点实验室光子集成技术研究组，通过金属有机化合物气相外延法，利用ART技术在SOI衬底的v形硅沟槽内直接外延生长了InGaAs/InP多量子阱纳米线。利用扫描电子显微镜技术、透射电子显微镜技术和半导体光致发光技术分别表征了III-V纳米线的表面形态、量子阱的厚度和III-V族材料内的缺陷、以及光致发光谱。顶层硅和衬底硅之间存在的掩埋氧化物层，可以有效防止光场向衬底硅的泄漏。为了进一步减小光泄漏损耗，在没有经过光刻等复杂工艺下，完成了去除III-V纳米线两侧顶层硅的工作。FDTD光学模拟表明，腐蚀掉纳米线两侧顶层硅后，III-V纳米线中会存在非常稳定的光波导模式，光泄漏损耗大大降低，约为0.21cm-1，MQW有源区的光限制因子约为8.8％。其中，仿真模拟中设置的波长为1550nm。

图1  (a) SOI衬底上III-V纳米线截面的SEM图.  (b) III-V纳米线阵列上表面的SEM图.  (c) (d) III-V纳米线截面的TEM图.  (e)不同泵浦功率密度下，InP发光峰归一化后，III-V纳米线的μ-PL谱图.

图2  SOI衬底上III-V纳米线的FDTD模拟结果.  (a)在XY平面中观察到的由III-V纳米线支持的光学横向模式(TE00).  (b)经过200μm传播之后，在XY平面中观察到的光场的分布.  (c)在传播方向上观察到的光场分布(YZ平面).

图3  (a)图中的III-V族纳米线两侧的SiO2可以首先被HF溶液腐蚀掉.  (b)用HF溶液腐蚀SiO2 40s后，SOI衬底上的III-V族纳米线的SEM图.  (c) (d)先用HF溶液腐蚀SiO2 60s，再用质量分数为45％的KOH溶液腐蚀顶层硅26min，在SOI衬底上得到的III-V族纳米线的SEM图.

图4  腐蚀掉纳米线两侧顶层硅之后，SOI衬底上III-V纳米线的FDTD模拟结果.  (a)在XY平面中观察到的由III-V纳米线支持的光学横向模式(TE00).  (b)经过200μm传播之后，在XY平面中观察到的光场的分布.  (c)在传播方向上观察到的光场分布(YZ平面).

图5  (a) 通过模拟计算分别获得三种III-V族纳米线结构中顶层硅上方的光功率衰减.  (b)通过模拟计算分别获得三种III-V族纳米线结构中MQW有源区的光学限制因子.

相关研究成果近期发表在Optical Express期刊上（DOI:10.1364/OE.27.000494）。博士生李亚节为论文第一作者，潘教青研究员为通讯作者，该工作得到了国家重点研发计划、中科院前沿科学重点研发计划和国家自然科学基金的资助。

文章链接：http://8.18.37.105/oe/abstract.cfm?uri=oe-27-2-494